IBM оголосила про прорив, на який напівпровідникова індустрія чекала десятиліттями: першу у світі субнанометрову чип-технологію з вертикальним стекуванням транзисторів. У подкасті Mixture of Experts віцепрезидент IBM з досліджень і розробки силіконових технологій Хуїмін Бу пояснює, як працює новий підхід NanoStack, чому це фактично перехід від двовимірних до тривимірних логічних пристроїв і яку роль такий чип може відіграти в епоху вибухового зростання AI-навантажень.
Кінець площинного масштабування: чому Z-напрямок став неминучим
Сучасна електроніка — від смартфонів до дата-центрів — тримається на безперервному масштабуванні транзисторів, яке індустрія практикує понад 60 років. Від винаходу МОП-транзистора наприкінці 1950-х інженери вчилися робити елементи все меншими, потужнішими й енергоефективнішими. Умовний «закон Мура» багато років означав одне: зменшення розмірів у площині, по осях X і Y, через фотолітографію.
Бу нагадує, що це масштабування мало як матеріальні, так і архітектурні переломні моменти. Коли тонкі шари діелектрика (колись це був діоксид кремнію) почали «протікати», галузь перейшла до структур high‑k metal gate. Коли щільність зросла настільки, що в планарних транзисторах посилилися паразитні ефекти й витік струму в каналі навіть у вимкненому стані, з’явилися FinFET — об’ємні «плавникові» транзистори з трьохбічним обхватом затвора.
Але всі ці інновації залишалися в рамках двовимірної логіки: усе ще йшлося про структури, що «лежать» у площині пластини. За словами Бу, сьогодні індустрія фактично «дійшла до кінця можливостей стискання в двох вимірах». Подальше зменшення розмірів стає неймовірно дорогим і технічно складним, а класичні прийоми масштабування вже не дають колишнього виграшу.
Саме на цьому тлі з’являється субнанометрова розробка IBM. «Сьогодні… вперше в історії напівпровідникової індустрії ми стекаємо пристрій у вертикальному напрямку, Z-напрямку», — пояснює Бу. Суть анонсу не лише в тому, що компанія декларує вузол «менше 1 нм», а в тому, що логічний пристрій переходить від 2D до 3D-конструкції.
Що означає «суб 1 нм» насправді
У назвах техпроцесів уже давно немає прив’язки до реальних фізичних розмірів. Бу прямо говорить: нинішні «2 нм», «1,4 нм» чи «1 нм» — це радше маркетингові й технологічні «імена вузлів», а не діаметр елемента. Після 2 нм наступною сходинкою в умовній шкалі стають 1,4 нм, далі 1 нм, а потім — так звані 7 ангстремів.
Реальний зміст цих назв задає інше число: коефіцієнт масштабування близько 0,7 між поколіннями. Якщо новий вузол — це 0,7 від попереднього, то площа зменшується приблизно до 0,49, отже щільність транзисторів зростає майже вдвічі. Цю закономірність індустрія намагається зберігати, навіть коли геометрії перестають бути інтуїтивно зрозумілими.
Субнанометрова технологія IBM, яку у компанії називають «angstrom‑рівнем», у цю шкалу вписується. Але її ключова відмінність від попередніх вузлів не стільки у «цифрі в нанометрах», скільки в способі розташування й з’єднання самих транзисторів.
NanoStack: транзистори один над одним, але не «впритул»
Термін NanoStack став центральним у повідомленні IBM. Це не назва всього процесу, а позначення конкретної конструкції пристрою. Якщо спростити, NanoStack — це спосіб скласти транзистори «ярусами» у вертикальному напрямку, водночас зберігаючи можливість незалежно їх оптимізувати.
Бу описує поперечний переріз NanoStack так: видно дві нанопластини (nanosheets), але вони не лежать в одній площині. Одна — над іншою, причому з невеликим зміщенням, тобто не прямо одна над одною. Така геометрія — «вертикально стекована і зміщена» — стає основою нового типу транзистора.
«Nano stack — це конструкція пристрою, що дозволяє стекування транзисторів або масштабування в Z-напрямку, у вертикальному напрямку», — пояснює він. Якщо раніше щільність підвищували, втискуючи більше елементів у площину, то тепер новий шар транзисторів фактично «надбудовується» зверху.
Ключовий нюанс: верхній і нижній пристрої — це не просто два рівні, витравлені за один технологічний цикл. Вони з’єднані тонким діелектричним шаром методом так званого діелектричного бондингу. Це створює простір для ще однієї інновації.
Незалежна оптимізація матеріалів і доріг для сигналів
Один із головних аргументів на користь NanoStack — те, що «топовий і нижній пристрої… можуть бути оптимізовані незалежно». Це означає, що для нижнього транзистора можна вибрати один набір матеріалів, а для верхнього — інший, більш придатний для його робочих режимів. Вони не зобов’язані «ділити» один і той самий технологічний компроміс.
Такий підхід важливий з кількох причин. По-перше, це дає змогу гнучкіше налаштовувати продуктивність і енергоефективність різних шарів у межах одного й того самого чипа. По-друге, відкриває можливість вбудовувати в один стек різні типи пристроїв, не змушуючи їх працювати за єдиними обмеженнями.
Ще одна особливість пов’язана зі зміщенням шарів. «Оскільки вони стековані та зміщені… фронт і бек кожного пристрою можуть бути під’єднані вашими сигнальними і силовими лініями безпосередньо», — наголошує Бу. Іншими словами, інженери отримують чотири поверхні для підведення контактів: передню й задню сторони верхнього транзистора і передню й задню — нижнього.
Такий доступ значно спрощує маршрутизацію живлення й сигналів. Водночас це дає додатковий виграш у щільності: менше потреби в «обхідних» металізаційних рівнях, більше активних елементів на тій самій площі.
Майже 100 мільярдів транзисторів на нігтьовій площі
IBM підкреслює масштаби досягнутого: «цей чип вміщує майже 100 мільярдів транзисторів у щось розміром приблизно з ніготь». Це не просто красива метафора — це показник того, що вертикальне стекування й щільніша маршрутизація дають відчутний приріст інтеграції.
За словами Бу, NanoStack забезпечує приблизно 40% додаткового масштабування площі порівняно з уже оприлюдненою раніше 2-нм технологією IBM. Причому цей виграш стосується не лише логіки, а й вбудованої пам’яті SRAM, без якої неможливо уявити ефективні обчислення, зокрема AI-орієнтовані.
Саме щільність SRAM стає критичною для сучасних робочих навантажень. Чим більше швидкої пам’яті можна розмістити поруч із обчислювальними блоками, тим рідше доводиться «ходити» у зовнішню пам’ять, що зазвичай є вузьким місцем по затримках і енергоспоживанню. Бу підкреслює, що такий рівень масштабування SRAM, який відкриває NanoStack, «справді допоможе AI-обчисленням бути набагато ефективнішими рухаючись уперед».
Продуктивність проти енергії: 50% або 70%
Головний технічний маркер нового вузла — баланс продуктивності й енергоефективності. Порівнюючи ангстрем‑технологію з 2-нм процесом, який IBM анонсувала ще 2021 року й який зараз вважається «найпотужнішим доступним у виробництві», Бу наводить чіткі цифри: новий транзистор «може дати на 50% кращу продуктивність або заощаджує 70% більше енергії при обчисленнях».
Цей «або» тут принциповий. Як і в попередніх поколіннях, виробники можуть обирати: використати запас для розгону частот і швидкодії чи для радикального зниження енергоспоживання на транзистор. Залежно від сценарію — від мобільних пристроїв до потужних серверів — оптимальна точка може сильно відрізнятися.
Бу прямо називає цей стрибок «масовим поліпшенням, якого наша індустрія давно не бачила». Після років відносно скромних інкрементів, коли кожне покоління давало все менший виграш, поява 50% приросту продуктивності або зниження споживання на 70% виглядає як своєрідне «друге дихання» для закону Мура — але вже в новій, тривимірній інтерпретації.
Квантові ефекти, тепло й точність: де межа можливого
Перехід до субнанометрової шкали неминуче піднімає питання про фундаментальні фізичні обмеження. Чи не починають домінувати квантові ефекти? Як відводити тепло з вертикально складених структур? Чи можливо зберегти потрібну точність виготовлення при таких масштабах?
Бу проходить по цих пунктах окремо. Товщина кожної нанопластини в NanoStack — приблизно 5 нм, із технологічним розкидом у межах, які індустрія вважає допустимими. Для оцінки квантового стіснення він пропонує подивитися навіть на «гірший» сценарій — товщину близько 4,5 нм чи навіть 4 нм.
Ключовий показник, за яким у таких структурах найпростіше побачити квантові ефекти, — варіація порогової напруги, за якої транзистор переходить у стан «увімкнено». За словами Бу, для товщин до 4 нм у таких пристроях суттєвих проявів квантового стіснення в цьому параметрі наразі не спостерігається. Це означає, що у вибраному діапазоні інженери все ще працюють у відносно «безпечній зоні», не перетинаючи критичної межі, за якою класичні моделі перестають працювати.
Із теплом ситуація складніша. Вертикальне стекування природно обмежує шляхи відведення тепла, і Бу визнає: «heat is a very, very important factor in this device». Менше можливостей пасивно розсіювати енергію означає, що треба шукати нові інженерні підходи до термокерування — зокрема так само творчо, як раніше підходили до електропровідності. Він зазначає, що над такими рішеннями вже працюють: ідеться про «інноваційні шляхи» забезпечити кращу теплопровідність усередині стека.
Третє питання — точність виготовлення — тісно пов’язане як із геометричними розмірами, так і з якістю діелектричного бондингу між шарами. В інтерв’ю немає детальної розповіді про цей аспект, але сам факт демонстрації працездатного чипа з майже 100 мільярдами транзисторів свідчить, що принаймні на рівні дослідницьких зразків технологію вдалося втілити.
Чому саме AI підштовхнув до NanoStack
На запитання про роль AI у мотивації цього прориву Бу відповідає однозначно: саме небачений попит на обчислювальну потужність для генеративних моделей став «фундаментальною причиною», через яку IBM рухалася до цієї архітектури.
Сучасні AI-навантаження — це не лише сирі FLOPS. Вони вимагають тісної зв’язки між обчислювальними блоками та пам’яттю, величезної внутрішньої пропускної здатності й суворої енергоефективності. Вартість інференсу швидко стає головною статтею витрат, а теплові обмеження не дозволяють просто нескінченно нарощувати частоти чи кількість чипів у системі.
На цьому тлі NanoStack пропонує одразу кілька відповідей:
- щільніше розміщення логіки й SRAM у межах одного кристалу, що зменшує «відстань» між даними й обчисленням;
- радикально кращий баланс продуктивність/енергія, що знижує вартість кожної операції;
- новий ресурс масштабування, який дозволяє проєктувати дорожню карту на 10–15 років уперед.
Бу формулює це ширше: NanoStack «вперше за 60+ років справді переводить наші логічні обчислювальні пристрої з 2D у 3D за своєю конструкцією» і тим самим відкриває «абсолютно новий вимір для майбутнього масштабування», причому цей горизонт він оцінює як щонайменше «10–15 років технологічної дорожньої карти».
Іншими словами, якщо раніше розмови про «кінець закону Мура» були скоріше про брак простих шляхів у межах двовимірної геометрії, то тепер індустрія отримує шанс перезапустити зростання, але вже в іншій площині — буквально.
Що означає NanoStack для постмурівської доби
Новий чип IBM ще не є комерційним продуктом — це дослідницький прорив, який показує, куди може рухатися напівпровідникова індустрія в найближчі роки. Однак напрямок окреслено чітко. Замість одномірного змагання за «меншу цифру в нанометрах» на перший план виходять архітектурні інновації: нові просторові конфігурації транзисторів, складні шари бондингу, гнучкіший вибір матеріалів.
Для AI це означає, що ключові обмеження — щільність, пам’ять, енергія — можуть посунутися помітно далі, ніж дозволяють нинішні двовимірні конструкції. Для всієї галузі мікроелектроніки — що дискусія про «кінець закону Мура» дедалі менше стосується фізичних меж кремнію й дедалі більше — здатності переосмислювати саму форму транзистора та спосіб, у який він інтегрується у чип.
IBM, показавши NanoStack з практично 100 мільярдами транзисторів на площі нігтя і заявленим приростом у 50% по продуктивності чи 70% по енергії порівняно з 2-нм вузлом, демонструє, що перехід у Z-напрямок — не просто цікава теоретична ідея, а реальний інженерний шлях продовження масштабування в постмурівську еру.
Джерело
New AI models, token minimization and IBM’s new sub-1nm chip — IBM Technology
