Компанія IBM днями повідомила про створення першого тестового чипа, який, за її твердженнями, виготовлений за 0,7-нанометровою технологією. Цей процес вони називають першим в індустрії виробничим процесом “менше одного нанометра”. Концептуальна технологія, що базується на так званих “наностекових” транзисторах, нібито обіцяє значні покращення в потужності, продуктивності та площі порівняно з їхнім попереднім 2-нанометровим рішенням. Для створення таких транзисторів IBM пропонує використовувати не одну, а дві кремнієві пластини, з’єднані надтонким діелектричним шаром, що є досі не баченим підходом.
Заявлено, що цей 7-ангстремний (або “0,7-нанометровий”) виробничий процес IBM, що використовує наностекові транзистори, має забезпечити до 50% вищу продуктивність та до 70% кращу енергоефективність, якщо порівнювати з 2-нанометровим процесом компанії 2021 року, який базувався на нанолистових GAA-транзисторах. Що, можливо, є важливішим, IBM стверджує про збільшення щільності пам’яті SRAM на 40% та ще значніше покращення щільності для логічних транзисторів, що є надзвичайно складним завданням у сучасній мікроелектроніці.
Подібні величезні покращення, за словами розробників, стали можливими завдяки численним інноваціям, але центральним елементом є саме архітектура наностекового транзистора IBM. Ця технологія, яка концептуально нагадує CFET-транзистори (Complementary FET) та є подальшим розвитком GAA-нанолистових транзисторів, нібито дозволяє вирішити існуючі обмеження масштабування, хоча деталі її впровадження викликають певні запитання щодо практичності та складності виробництва, що нечасто обговорюється на ранніх стадіях таких анонсів.
У сучасних виробничих процесах всі логічні транзистори розміщуються на одному активному шарі пристрою, де N-типу (NFET) та P-типу (PFET) транзистори розташовані поруч один з одним в стандартній клітинній структурі. Нанолистові GAA-транзистори, хоча і мають більш досконалу внутрішню геометрію, все ще залишаються в цьому єдиному транзисторному шарі, який стає дедалі складніше зменшувати з кожним новим поколінням, наштовхуючись на фізичні обмеження простору та матеріалів.
Натомість, концепція наностеку IBM передбачає відокремлення комплементарних транзисторів N-типу та P-типу у вертикально склеєні шари, замість їхнього горизонтального розташування. Це, за словами IBM, дозволяє значно зменшити бічний розмір CMOS-пари, адже архітектура ефективно перетворює структуру NFET+PFET з двовимірного розташування на тривимірну. Тому компанія може заявляти про майже подвійне збільшення щільності транзисторів порівняно з їхнім 2-нанометровим дослідницьким вузлом, не покладаючись на звичне планарне зменшення розмірів.
Хоча наностекові транзистори IBM концептуально нагадують CFET-технології від інших виробників, метод створення IBM суттєво відрізняється від монолітних CFET. Транзистори N-типу та P-типу, хоч і доповнюють один одного в CMOS-логіці, різняться за типом носіїв заряду та електричною поведінкою, що вимагає їхньої окремої оптимізації. Однак, виготовлення їх на одній пластині з одних і тих же матеріалів традиційно обмежує ступінь індивідуального налаштування, що є предметом постійних досліджень в галузі.
Замість будувати N-типові та P-типові транзистори на одній пластині з одних матеріалів, IBM виготовляє їх окремо на різних пластинах, а потім об’єднує за допомогою надтонкого діелектричного склеювання. Цей підхід, за їхніми словами, дозволяє незалежно оптимізувати N- та P-типові канали, оскільки кожен шар тепер може використовувати різні технологічні умови, матеріали, методи деформаційного інжинірингу або навіть різну геометрію. Втім, на зображеннях IBM геометрія різних транзисторів виглядає схожою.
Варто пам’ятати, що, як і у випадку з усіма новими технологічними нормами, вимірювання в нанометрах не завжди відповідає фактичним фізичним розмірам пристрою. Це скоріше маркетинговий показник, аніж реальний масштаб елементів чипа. Однак, навіть з урахуванням цього застереження, досягнення IBM у розробці такої складної архітектури є, безумовно, значним кроком у дослідженні меж можливого в напівпровідниковій індустрії, хоча й з багатьма “але” щодо практичної реалізації.
Використання двох пластин для активних транзисторних шарів замість однієї, хоча й дозволяє IBM вертикально розташовувати NFET та PFET транзистори й оптимізувати їх незалежно, водночас створює численні проблеми. Ці проблеми не існують у сучасних логічних вузлах з одним шаром транзисторів, де всі елементи розташовані на єдиній кремнієвій основі. Такий підхід додає значної складності до виробничого процесу, що може мати непередбачені наслідки для його ефективності та вартості.
Найбільші проблеми стосуються точності вирівнювання та виходу придатних виробів після склеювання, адже дві складні логічні пластини мають ідеально суміщатися з надзвичайною точністю. Будь-який дефект на межі з’єднання здатен зробити весь стек непридатним. Крім того, розведення сигналів та подача живлення стають значно складнішими. Охолодження також ускладнюється, оскільки один активний шар сидить далі від радіатора, що здатне створити проблеми з відведенням тепла у готових пристроях.
Не менш важливим є питання вартості. IBM доведеться платити за дві передові пластини, додаткові етапи склеювання та стоншення, а також керувати вищою складністю процесу, що, ймовірно, призведе до нижчого відсотка виходу придатних чипів. Вся концепція має сенс, лише якщо заявлені виграші у щільності, SRAM та продуктивності на ват будуть достатніми, щоб компенсувати виробничі труднощі та значні фінансові витрати.
IBM, звісно, не розголошує деталей про собівартість та можливості масового виробництва, адже їхній тестовий чип має розмір “нігтя”, що за сучасними стандартами не є складним. Скоріш за все, такий підхід буде доцільним лише для надпотужних рішень штучного інтелекту в центрах обробки даних, чий розмір наближається до ретикулярної маски. Для звичайних клієнтських процесорів подібна складність може виявитися невиправданою, тоді як монолітні CFET-технології, ймовірно, впораються із цим завданням краще.
Іронічно, але виробничий процес IBM поки не залежить від найсучаснішої High-NA EUV літографії, адже таких інструментів просто немає в їхньому дослідницькому центрі. Використання перевірених систем попереднього покоління, так званих Low-NA EUV, ймовірно, полегшує досягнення високих показників виходу придатних виробів на поточному етапі. Це дозволяє IBM демонструвати певні результати без залучення ще не освоєного обладнання, що спрощує дослідження, але віддаляє від реалій майбутнього масового виробництва.
Проте, залишається відкритим питання, як двопластинковий підхід IBM працюватиме з майбутніми сканерами High-NA EUV, що мають вдвічі менше поле експозиції та вимагають “зшивання” полів. Це зазвичай не сприяє підвищенню виходу придатних чипів. Хоча IBM натякає, що їхні наступні вузли використовуватимуть цю передову літографію, і компанія, мабуть, має свої ідеї щодо інтеграції, деталі цих планів залишаються невідомими, що додає ще одну порцію невизначеності до загальної картини.
При розгляді виробничих технологій IBM слід пам’ятати, що це не готові процеси, які можна просто ліцензувати та швидко впровадити на заводі масового виробництва. Це, по суті, набір доконкурентних інтелектуальних власностей, патентів та дослідницького ноу-хау, що лише може бути використаний для розробки реального виробничого вузла. Наприклад, Rapidus ліцензувала 2-нанометровий процес IBM, хоча їй ще належить довести здатність створити конкурентоспроможний вузол для масового виготовлення, що підкреслює довгий шлях від ідеї до ринку.
IBM вірить, що технологія наностеку може виявитися доцільною для поколінь чипів “менше одного нанометра” і потенційно вийти на масове виробництво протягом наступних п’яти років. Цей термін, звичайно, є досить оптимістичним, враховуючи всі вищезгадані технічні та економічні виклики, які доведеться подолати. Зазвичай, від лабораторних зразків “розміром з ніготь” до стабільного комерційного виробництва проходять роки, якщо не десятиліття, і не всім “проривам” судилося побачити світло великого ринку.
